行业研究通信深度拆解CPO:AI智算中心光互联演进方向之一2024年12月31日行业深度报告投资评级：看好（维持）蒋颗（分析师）jiangying@kysec.cnchenguangyi@kysec.cn行业走势图证书编号：S0790523120003证书编号：S0790124020006·AI光通信时代，CPO迎三大产业变化通信沪深300(1)变化1：硅光技术加速发展，CPO硅光光引擎不断成熟。硅基光电子具有43%29%和成熟的CMOS微电子工艺兼容的优势，有望成为实现光电子和微电子集成的业深度报告149%最佳方案。硅光光引擎作为当前CPO光引擎的主流方案，硅光技术的成熟有望09%进一步带动CPO的发展：(2)变化2：龙头厂商积极布局CPO,进一步催化CPO产业发展。Intel、Broadcom、Raonvus、AMD、Marvell、Cisco等各大芯片厂商299%2024-012024052024-09均有在近年OFC展上推出CPO原型机，Nvidia及TSMC等厂商也展示了自己数据来源：聚源的CPO计划：(3)变化3：AI时代高速交换机需求增长，CPO是在成本、功耗、集成度各个维度上优化数据中心的光电封装方案，优势不断凸显。相关研究报告·CPO有望带动生光光引辈、CW光源、光并、FAU、MPO/MTP等需求增长《算力即国力，上海市力报A发展，光子IC(PIC)和电子IC(EIC)组成光引擎，实现光电转换的高性能光引擎(PE/OE)重视国产算力一行业点评报告》是CPO技术的核心，硅光技术是目前CPO光引擎的主要解决方案：外部激光源-2024.12.30(ELS)是硅光CPO的主流选择，当前主流硅光CPO将连续波(CW)激光器《小米搭建万卡集群，巨头相继发力，光源单独外置，作为高密度封装体的外围可插拔单元：CPO内部光纤路由方面，国产算力崛起一行业点评报告》硅光光引擎通过与光纤阵列单元(FAU)耦合实现光的进出。在光纤线束管理方开源证养-2024.12.26面，可进一步引入光纤柔性板(Fiber Shuffle)、带状光纤(Fiber Ribbon)、光缆捆束(Fiber Harness)、光纤带集线器(Fiber ribbon accumulator)、光纤预装盒等迎涨价潮一行业周报》-2024.12.22来提高光纤的可靠性。使用CPO的光纤链路包含更多的光纤连接器，以证养研究报告MPO/MTP为代表的多芯连接器有望成为未来发展趋势。·CP0发展潜力较大，但商业落地仍需产业协同，重点关注各大朝分板块我们认为，CPO目前处于产业化初期，除了技术上的挑战外，更受集成光学器件的市场接受度、标准和制造能力的限制，作为光通信解决方案的一环，其发展仍需整体产业链的协同推进。整体来看，需重底关注以下板块：(1)光引攀板块：包括生光光器件/光模块厂商和生光工艺配套厂商。推荐标的：中际旭创、新易盛、天孚通信等：受益标的：罗博特科、杰普特、炬光科技等：(2)光互连板块：包括ELS/CW光源、TEC、光纤、光纤连接器及封装工艺。推荐标的：中天科技、亨通光电：受益标的：源杰科技、长光华芯、仕佳光子、光迅科技、光库科技、富信科技、东方电子、太辰光、博创科技、致尚科技、天孚通信、通富微电、长电科技、华天科技、晶方科技等：(3)变换机板块：主要包括交换机&变换芯片供应商。推荐标的：紫光股份、盛科通信、中兴通讯：受益标的：锐捷网络、菲菱科思、共进股份、烽火通信、光迅科技等。·风险提示：AIGC发展放缓，配套CPO需求不及预期的风险：CPO相关工艺升级不及预期的风险：CPO产业链推动不及预期影响：存在贸易壁垒的风险。请务必参阅正文后面的信息被露和法律声明1/56行业深度报告目录1、CP0是一种新型的光电子集成技术52、CPO的深度拆解：或带动硅光光引擎、CW光源、光纤、FAU、MPO/MTP等需求增长72.1、生光光引擎是CP0技术核心之一92.1.1、光引擎平台：硅光技术是目前CPO光引擎的主要解决方案…2.1.2、光引擎集成：CP0技术将增加先进封装工艺需求…2.2、光源：ELS是当前硅光CPO的主流选择.…192.3、光学互联：CPO光链路较可插拔方案引入额外的光纤及光纤连接器222.4、电气互联：CPO中单片CMOS EIC或成发展方向3、A光通信时代，CP0迎三大产业变化3.1、变化1：生光技术加速发展，CP0硅光光引擎不断成熟…303.2、变化2：龙头厂商积极布局CPO,进一步催化CP0产业发展353.2.1.Broadcom:TH5-Bailly-SiPh PIC 7nm CMOS EIC FOWLP.363.2.2、TSMC:积极布局生光技术，推出COUPE平台….393.2.3、Nvidia:GPU龙头企业，积极布局CPO DWDM方案…3.3、变化3：AI时代高速交换机需求增长，CP0方案优势不断凸显3.3.1、A时代交换机带宽加速选代，端口互联速度快速发展…443.3.2、AI集群加速Scale out,.后端网络组网拉动高速交换机需求4533.3、A集群功耗成关键挑战，CP0方案优势凸显.474、CP0发展潜力较大，商业落地仍需产业协同….484.1、技术方面，CP0在工艺、仿真以及测试等方面仍面临很多挑战4.2、产业协同：A时代CPO方案或与可插拔方案长期共存….496、风险提示.54图表目录图1：CP0有望成为未来数据中心互连的重要解决方案…5图2：光接口能效演进低于ASIC部分5图3：CPO有望替代传统可插拔光模块.…图4：CPO较传统光模块集成大量光电器件.…7图5：CPO利用光互连替代传统光模块至交换芯片的铜互连.8图6：光引擎是CP0技术核心之一……9图7：VCSEL CPO方案适用于超短距离传输图9：生光调制器常见构型：MZM、微环调制器、布拉格光橱调制器图10：硅光耦合器通常使用端面耦合以及光橱耦合两种方式…13图11：PE集成方案包括单片集成或异构集成……图12：CP0技术将增加先进封装工艺需求图13：基于2D封装PE的CP0…图l4:硅基Interposer方案提供精细的布线功能.图15：有机封装利用有机基板作为基材…图16：FOWLP通过晶圆级封装促进小尺寸封装和大规模生产能.1请务必参阅正文后面的信息被露和法律声明2/56行业深度报告17图19：光电芯片通过3D封装进行垂直互连.17图20：3D封装的CPO技术也是目前研究的热点和趋势图21：生光CP0主要采用ELS图22：输出功率和功耗是ELS的关键特征19图23：有效的光电转换是一个多维的非线性问题….20图24：CW-DFB激光器是目前CPO技术最优的外置光源选择图25：0IF发布ELSFP标准.21图26：ELS-DR/FR应用实际由光引擎决定图27：CPO光互连主要包括光引擎到前面板连接器的光纤路由，22图28：CP0的实现涉及各种组件的系统规模集成…….22图29：光引擎接口保护涉及多种光电分离方案…图30：光纤阵列对材料和制造工艺的要求较高.图31：光引擎通过FAU耦合实现光的进出图32：通过引入中板板载光互连解决方案来解决光引擎尾纤长度不同问题24图33：扩束连接器可以减少由于光学接口污染而导致的信号损失图34：利用光纤柔性板管理…24图35：通过部分硬件设计提高光纤可靠性……24图36：ELS通过保偏光纤连接光引攀….25图37：用于光输入的PM光纤和用于光输出的非PM光纤的混合封装.25图38：光纤连接器品美繁多…图39：基于MT插芯的光纤连接器或成高容量配线需求的重要解决方案.26图40：前面板需对光纤端口通道密度、连接器类型和热管理等综合考虑图41：CP0电气接口选择多样.27图42：DSP功能或仍不可或缺…图43：ADC+DSP仍是下一代224Gb/s实现方案之一…28图44：不同的SerDes模块针对不同的距离进行了优化29图45：、单片集成EIC或成CPO发展方向…29图46：生光技术综合性能优异….30图47：生光技术应用广泛….30图48：数据中心中难光光模块已逐步应用.….30图49：硅光光模块与传统光模块原理架构基本相似图50：硅光收发器市场规模有望不断扩大….31图51：OI0是一种芯片的光互连解决方案…图52：高耗能算力场景促进OI0发展.…图53：生光产业链不断完善.32图54：生光CP0原型机不断推出…图55：Broadcom CP0产品不断推出.36图56：TH4-HuboIdt是Broadcom第一代CP0系统图57：TH4-Huboldt采用SiPhPIC-+SiGeEIC-+TSV架构..37图58：TH5-Bailly采用SiPh PIC+7 nm CMOS EIC+FOWLP架构38图59：Broadcom将CPO技术进一步拓展到算力芯片.38图60：TSMC推出COUPE平台图61：TSMC提供其先进技术路线图.40图62：芯片异构集成是TSMC封装技术之一40请务必参阅正文后面的信息披露和法律声明3/56行业深度报告图63：TSMC供应商支持的COUPE设计工具..40图64：不同的设备连接具有不同的带宽和功耗图65：CPO DWDM或是个综合性能优异的方案..41图66：交换机卡和GPU卡中采用CP0器件图67：GPU卡、交换机卡分别构成相应机架.41图68：Nvidia CPO DWDM架构采用DFB光源和微环调制器42图69：激光器占主要功耗预算…42图70：Nvidia CPO DWDM架构中采用硅基Interposer.42图7l:Nvidia的CPO原型机速率达到每根光纤400Gbps.…43图72：Nvidia已制造CPO各美型测试芯片图73：TeraPHY和SuperNova典型链路.43图74：TeraPHY采用硅光微环调制器…图75：光互连正逐渐取代铜互连图76：ASIC带宽约每两年翻一番44图77：以太网速度跟随ASIC带宽的扩展.44图T8:前后端网络组网均来带来大量交换机需求45图79：AI网络架构带动GPU互联需求…46图8O:RDMA市场中交换机需求快速增长46图8l:算力集群拓展方向包括Scale up和Scale out.….46图82：Scale up+Scale out构成后端网络图83：CPO方案有望有效降低AI集群功耗图84：CP0产业链逐步成熟….50图85：CP0市场前景广阔.50表1：海内外企业积极布局硅光子技术表2：CP0产业重要板块及公司…表3：相关标的估值.…请务必参阅正文后面的信息拔露和法律声明4/56立开源证券行业深度报告1、CPO是一种新型的光电子集成技术光电共封装(Co-Packaged Optics,.CPO)是一种断型的光电子集成枝术。光电共封装基于先进封装技术将光收发模块和控制运算的专用集成电路(ASIC)芯片异构集成在一个封装体内，形成具有一定功能的微系统。光电共封装技术进一步编短了光信号输入和运算单元之间的电学互连长度，在提高光樸块和ASC芯片之间的互连度的同时实现了更低的功耗，是解决未来大数据运算处理中海量散据高速传输问题的重要技术追径。Key Trend of Optical Transceiver Packaging in High-End Data CenterMore advanced package (higher complexity),shorterelectrical path,high bandwidth,lower power consumption02026100G/400G800G/1.6T3.2T beyondOn board opticsCo-packaged optics-Gen.Genu-bump资料来源：idtechex官网单比特成本和功耗的降低需求持续催化CPO技术发展。根据Cisc0数据，2010一2022年全球数据中心的网络交换带宽提升了80倍，背后的代价是交换芯片功耗增加约8倍，光模块功耗增加26倍，交换芯片串行器/解串器(SerDes)功耗增加25倍。由于光接口依赖于数模混合的SerDes技术，其能效演进低于ASIC部分，光接口的单比特成本和功耗下降的速率远落后于交换机ASC部分，为了进一步降低功耗，需要通过缩短SerDes的距离或者减少SerDes的数量来降低功耗，因此在光互联的系统结构上出现了很多新型技术如OBO、NPO、CPO等。国2：光接口能效浅进低于ASIC部分Power savings drives requirementMust minimizeArchitectural Approach toSerDes powerPower OptimizationSerDes powerincreases withdistance资料来源：Rakesh Chopra《Looking Beyond4OOG》请务必参阅正文后面的信息拔露和法律声明5/56立开源证券行业深度报告1995年以来，可插拔光模块已被行业广泛使用，这些可插拔光模块安装在PCB边缘，ASIC在封装基底上，PIC/EIC与ASIC芯片之间的距离是最远的，走线较长，寄生效应明显，存在信号完整性问题，且模块的体积较大、互连密度低、多通道功耗较大。2018年以来，板载光学(OB0)将光模块的关键组件，如光引擎/电引擎安装在与封装ASIC相同的PCB上，并围绕封装ASIC的四周排列，该方案使用PCB来连接封装ASIC和光引擎/电引擎。较可插拔光模块方案，PIC/EIC与ASIC之间的距离缩短，功率和电气性能方面有所改进。日前OBO已被部署于在特定需要比可插拔光学更高带宽密度的场景中，如IBM Power775互连和Atos/Bull BXI互连等，且多基于多模光学。COBO联盟完成了一个针对板载光学的MSA,包括关于八通道和十六通道（电气）板载光模块的规格，每通道最高可达56Gb/s。2020年以来，业界提出近封装光学(NPO),将光引擎放置在与封装ASIC相邻的可选光学基板旁，集成在同一高性能基板上，使用高性能基板来连接封装ASIC和光引擎。根据OIF定义，NPO中ASIC和光学之间的长度可以达到150mm,同时将信道损耗限制在13dB以内。2023年以来，自Intel和，Broadcom推出CPO产品后，CPO得到进一步重视，其中光引擎（不包括光学基板）被放置在ASIC芯片的同一共封装基板的四周。此前业界已开始围绕CPO标准的建立共识，其中美国、中国和欧洲在标准化侣议方面走在了前列，包括光互联论坛(OIF)、机载光学联盟(COBO)、国际光子学与电子委员会(PEC)和中国计算机互联技术联盟(CCITA)在内的组织在实施CPO标准方面取得了实质性进展，根据OIF规定，CPO将光引擎和ASIC的距离限制在50mm以内，信道损耗限制在10B以内。由于跨度更短和损耗降低，CPO具有更低的功耗。根据Broadcom的数据，可括拔光模块的功耗从15p/bit到20pJit不等，而CPO系统的功耗可以降低50%以上，达到5pJit到10 pJ/bit的范围。仿真结果表明，使用全对全通信模式时，时间缩短了40%。通过在交换机和服务器中实施CPO技术，可以将网络容量增加2倍，同时将交换机数量减少64%。Pluggable OpticsOn-Board OpticsNear-Package OpticsCo-Packaged Optics(OBO)(NPO)(CPO)2000201820202023DE/EEPCBPCBPCBPCBFront-Panel Pluggable OpticsOn-Board OpticsNear-Package OpticsCo-Packaged Optics(NPO)(CPO)PCBPCBOE/EEEE资料来源：John H.Lau《Flip Chip,Hybrid Bonding,Fan-ln,and Fan-Out Technology》请务必参阅正文后面的信息拔露和法律声明6/56立开源证券行业深度报告2、CPO的深度拆解：或带动硅光光引擎、CW光源、光纤、FAU、MPO/MTP等需求增长CPO方案通过将光引擎与交换芯片近距离互连，相较于传统可插拔方案具有高带宽、低延时、低功耗、小尺寸等优点，同时利用基于硅光的光引擎，CPO使用经过验证的半导体制造技术和设计工艺实现了高水平的光学和电气设备集成，有望实现规模化生产、可靠性提高和成本的降低。丛器件构成上来看，相较于采用分立式器件的传统可插拔光模块，主流CPO方案中由于硅光光引擎的引入，除激光器外，大部分已实现了多种光电器件的硅基集成：有源器件方面，激光器部分，传统光模块发射部分中的EML光芯片功能被解耦成光源和调制器，目前CPO多采用基于CW激光器的外置激光光源(ELS),一方面较EML激光器芯片可获得成本上的优势，且减少散热影响，另一方面外置激光器方案与硅光芯片的耦合带了新的挑战：调制器部分，CPO中采用集成与硅光芯片上的硅光调制器，包括马赫-曾德尔调制器(MZM)、微环调制器(MRM)等方案：探测器部分，传统光模块接收部分中采用分立的PIN/APD光电探测器，在CPO中同样集成于硅光芯片上的G心Si光探测器成主流方案：无源器件方面，除隔离器和AU连接器外，硅光芯片替代了大部分传统光模块中的无源器件，传统器件中的透镜和大型组件都被取代，陶瓷、铜等材料用量大幅降低，晶圆、硅光芯片等电子材料占比提升，价值向硅光芯片、硅光引擎转移，整体有望进一步实现工艺简化和成本控制，同时硅光器件更高的集成密度带来了芯片尺寸的大幅缩减，相较于传统光模块具备小型化优势：电芯片方面，传统可插拔光模块方案中的DSP、TA、Driver等电芯片或被进一步集成，CPO中单片CMOS EIC有望成为重要发展方向。Module DesiCPO for Seale-Out NetworkingEngineering andGreater than 6.4Tbps of Optics资料来源：Manish Mehta《AnAI Compute ASIC with Optical Attach to Enable Next Generation Scale-Up Architectures》?、开源证券研究所从互连来构来香，在电气连接上，通过引入更适合短距离场景XSR SerDes,实现对电气接口的优化：在连接零部件上，CO相较于传统可插拔方案光互连取代铜互连，因此在交换机内部引入颜外的光纤及光纤连接器，主要包括ELS光引擎段、光引擎前面板段，同时前面板原光模块的电气接口转为光互连的光纤连接器。请务必参阅正文后面的信息拔露和法律声明7156立开源证券行业深度报告Transition to Co-Packaged Optics Brings New Hardware·Transceivers arewithin cm of opticalXSR interfaceelectrical VSRnow futureswitchco-packagedcopperOpto chiplet nearfiber nbbontracesASIC replacesswitchconnector (tbd)clockASICpluggables on facerecoveryplate(tbd)pluggablelaser (tbd)Fiber within switchbox replaces coppertracesoptical connectorCORNING2023 Coming资料来源：Corning官网请务必参阅正文后面的信息拔露和法律声明立开源证券行业深度报告2.1、硅光光引擎是CP0技术核心之一CPO作为一种光电器件的先进封装技术，涉及系统来构、芯片制造和封装的升额，从运行原理上看，无论与ASIC的接近稚度如何，实现光电转换的高性能光引拳(PE/OE)都是CPO技术的核心。光子IC(PIC)和电子IC(EIC)组成光引擎，PIC和EIC通过光引擎的电气接口连接。光引擎还通过其光接口光纤耦合器接收和传输光。来自激光二极管的未调制光首先通过源光引擎中的光纤耦合器耦合到PIC。在通过驱动器控制调制器(MOD)后，携带信息的调制光信号通过光纤传输到目标光引擎。光信号由PIC中的光电探测器(PD)检测并转换为电流。在EIC中，电流信号通过跨阻放大器器(A)被放大并转化为电压信号。最后，电压信号通过电气通道从EIC传递到目标ASIC。SourceSource PEDestinationDestination PEASICASICASICDRVASICDRVEICEICTIAElectricalTIAInterfacePDOpticalDPIC.InterfacePICLDMODMODfiberModulatedaser LighOptical Signal资料来源：H.Hsia等《Heterogeneous Integration of a Compact Universal Photonic Engine for SiliconPhotonics Applications in HPC目前CPO光引攀主要的枝术路径分别是基于硅光的技术路线和基于VCSEL的技术路織。硅光子集成技术因其集成度高、CMOS工艺兼容已成为CPO光引擎的主要解决方案。VCSEL方景在成本和功耗方面为超短距离传输提供了明显的优势，但整体目前仍处于研发阶段。功耗方面，VCSEL具有优异的功耗特性(<5 Pj/bit),基本可满足100m以内的互联需求，后续通过器件进一步升级为少模或单模的VCSEL,也有望能够实现km级互联长度。速率方面，当前，VCSEL较为成熟的器件为25 GBaud量级，同时随着VCSEL调制速率的增加，芯片的可靠性降低。在56GBd的情况下，暂无稳定可靠的大规模集成VCSEL阵列，后续50GBd有望在近几年成熟商用，虽然带宽发展趋势上略慢于硅光技术，但VCSEL技术可以通过外置合分波器实现波分复用以提高单纤容量，也可以通过阵列化的VCSEL器件PD器件配合多芯光纤(~40um芯间距)实现大容量传输。工艺方面，其主要挑战在于封装，不同公司的封装解决方案通常涉及使用焊盘栅格阵列(LGA)封装将光学引擎连接到印刷电路板(PCB)。将驱动器和TIA放置在尽可能靠近VCSEL和PD的位置至关重要。此外，通过集成多通道VCSEL和PD,对系统的可靠性和维护性进行了测试。请务必参阅正文后面的信息拔露和法律声明立开源证券行业深度报告当前参与VCSEL CPO研究和开发的主要组织是IBM、意普、寓士通和古河。IBM研究院和Coherent于2022年联合开展MOTION项目，项目专注于创建紧凌的光学模块，将多个波长集成在单个芯片，该模块采用了尺寸为1.64mmx4.64mm的芯片，没有在电子芯片内合并重新定时功能，有效地服务于低延迟应用场景。电子芯片、VCSEL和电源传输(PD)芯片使用fip-mounting安装技术贴在玻璃基板上，在最大速度下，考虑到两端的电连接器，MOTION收发器的功耗为4Jb,约为800 eOSFP(FR4)模块的15：惠普的4通道CPO系统于2020年开发，包括990/1015/1040/1065/1090nm的5种波长的VCSEL激光器：富士通于2022年宣布的VCSEL CPO系统采用16通道VCSEL和PD阵列。为了实现与多芯光纤(MCF)的耦合，VCSEL和PD排列成弧形，相邻通道之间的距离为40um。I060 nm VCSEL、驱动器和TIA芯片通过interposer连接：Furukawa的VCSELCPO解决方案采用两组4通道VCSEL和PD阵列，驱动器和TIA芯片分别位于VCSEL和PD的两侧，光学和电气芯片都直接贴在基板上，并通过引线键合连接。IBMHPEFurukawaFujitsuIBMHPEFujitsuFurukawaElectrical Interface16×56 Gbps NRZ4×112 Gbps PAM416×25Gbp%NRZ8 x 56 Gbps PAM4IC technology55 nm BiCMOSNANANAWavelength/nm940990/1015/1040/106510601060Laminate interfaceNAALGAFootprint/mm13×13×6NA7.8×16×8.015.9×7.7×7.95Data rate/Gbps800400400Energy42NANANAConsumption(pJ/bit)BidirectionalBandwidth10.60NA732Density/(Gbps/mm2)资料来源：Tian,W等《Progress in Research on Co-Packaged Optics》、开源证券所究所硅光子集成技术是基于硅和硅基村底材并，利用现有CMOS工艺进行光器件开发和桌成的新一代技术。硅光利用硅和硅基衬底材料（如SiG/Si、SOI等）作为光学介质，通过集成电路工艺来制造相应的光子器件和光电器件（包括硅基发光器件、调制器、探测器、光波导器件等)，这些器件用于对光子的激发、处理和操纵。从拉术特点来看，硅光技术结合了集成电路技术的超大规模、超高精度制造的请务必参阅正文后面的信息拔露和法律声明10/56立开源证券行业深度报告特性和光子技术超高速率、超低功耗的优势，以及基于硅材料的本身特性，硅光子技术主要具有高集成度、高速率、低成本等优点。从功能韩构来看，在硅光的光子集成回路(PIC)中，主要包括光的产生、路由、调制、处理和探测。其核心器件主要包括：激光器（负责将电信号转化成光信号），光调制器（负责将光信号带宽提升），光探测器（负责将光信号转化成电信号），（解）复用器件（负责将不同波长携带的多路数据合并或分开）、光波导（负贡光信号在硅基材料上传输)，光栅耦合器（负贡与对外连接的光纤对准降低插损）等。作为当前CPO技术的主流方案，硅光技术本身仍然面临诸多挑战，如片上光源、波导损耗、光学耦合、温度影响等硅光器件性能问题、测试流程方法挑战和缺乏标准化方案等。目前硅光CP0的讨论多集中于光源、测制器、封装果成等技术路径的研究。光源调制器滤波器CMOS电路探测器资料来源：王子吴等《硅基光电异质集成的发展与思考》(1)光测制器是将训制信号加载到光波导上的器件，在难光PC中是完成电信号到光信号转换的关使器件。目前硅基调制器的3B带宽可以达到67GHz以上，可以支持单波200Gbit仍以上速率的调制和传输。根据测制方式，硅光PIC中的电光调制属于外调制方式，即激光器的注入电流恒定，激光器输出连续光，调制信号加载到外调制器上，在电场的作用下，外调制器进行光强和相位的调制：从机制上来看，不同于传统光模块中的基于量子限制斯塔克效应(QCSE)的电吸收调制器(EAM),由于硅的材料特性，日前硅光调制器多基于等离子体色散效应，即通过外加电场对载流子浓度进行操控并以此来改变材料折射率，常见的等离子体色散效应包括载流子注入、载流子积累和载流子耗尽机制，其中载流子耗尽型PN结由于能够同时实现高速率和调制效率，研究热度逐步上升：从结构上来看，较为常用的硅光调制器包括马赫曾德尔调制器(MZM)、微环调制器(MRM)、布拉格光栅调制器。MZM利用折射率的变化操控两个光波的相对相位，并通过相长或者相消干涉的原理实现对光波幅度的调制：微环调制器和布拉格光栅调制器是在有谐振结构的调制器中用折射率的变化操控谐振条件改变谐振波长，使得调制器可以在给定波长下实现谐振状态的切换。请务必参阅正文后面的信息拔露和法律声明立开源证券行业深度报告马赫请德尔测制器是近十年来研究最多的硅光测制器之一，一般放认为是提高下一代数据中心光网整、5G光樸块速率的主要方策。M亿M最大优点是工作带宽是全带宽，并因此得到了广泛的应用，但由于基于千涉调控，尺寸较大（百um量级），实际应用中长度一般大于2mm,另外反向偏置的载流子耗尽型调制器功耗较高：微环和布拉格光栅基于谐振，尺寸可以相对较小（几十u量级），微环调制器凭借其高品质因子(Q值)的环形谐振腔结构，可以实现极高的集成度与低能耗（驱压小)，适合用于光波分复用系统，但是微环调制器高Q谐振腔要求较窄的光学带宽（典型如100pm),制造误差容忍度小，温度敏感性较高，同时微环调制器的谐振峰是周期性的，调制器级联时不同信道之间容易串扰：布拉格光栅调制器是单模谐振，因此在工作波长附近仅有一个谐振峰，信道之间不易串扰，但布拉格光栅调制器中光栅固有的反射光会对入射端口其余器件造成不良影响，因此很大程度上失去了外调制优势。马赫曾德尔调制器(MZM)微环调制器阵列布拉格光橱调制器Pmave-thiller资料来源：Min Tan等《Co-packaged optics(CPO外：status,,challenges,and solutions》?、开源证券研究所(2)硅基波导光学新合技术主要用于解决硅基集成光电芯片上的光信号同外部光信号互连的问题，是难基光电芯片封装的关健技术。实际应用中，单模光纤和光波导之间的高效耦合也是制约硅光子芯片规模化应用的一个难题。光波导中的模场尺寸通常小于1μm,单模光纤中的模场直径一般是8~10μm,两者模场尺寸间的差异导致了较低的耦合效率和较大的耦合损耗。通过设计不同结构、不同材质的光耦合器件，使片上硅波导的光模场同单模光纤的光模场耦合相匹配从而达到最优的光耦合效率，通常使用端面耦合以及光栅耦合两种方式。端面耦合是通过应用端面耦合器，使得光信号直接在硅基波导的横截面和光纤的横截面直接相耦合。端面耦合器的优点是是耦合损耗小、光学带宽大，而且能够在不改变光路的情况下进行对准，但在制备上工艺难度大、制作容差小，需要特殊的端面抛光。端面耦合器一般有正向楔形、反向楔形、三又戟结构，目前常用的结请务必参阅正文后面的信息拔露和法律声明12/56立开源证券行业深度报告构为反向楔形：光栅耦合器是通过光栅的衍射效应把光耦合至光波导，优点是尺寸小、对准容差大，可以放置在芯片的任意位置，有利于晶圆级测试，缺点是偏振敏感、波长敏感、插入损耗大，不适合光子集成。反向楔形端面耦合器资科来源：夏鹂辉《高速光调制器及其芯片研究》、开源证券研究所2.1.2、光引攀桌成：CP0技术将增加先进封装工艺需求着半导体封装技术的演进，光引擎集成及CPO技术路径多样，整体发展方向包括：功率，实现效率的优化：性能，提高带宽，缩短通信长度：面积，满足HPC芯片所需的要求，以先进封装实现更小尺寸：成本，通过不断减少替代材料，提高制造效率。单片集成或异构集成。单片集成是指在同一个平台上（比如SOI衬底）同时制备光器件和电器件，两种器件之间的电学互连通过芯片内部的金属实现。单片集成结构因为PIC和EIC在同一个管芯中，PIC和EIC之间的电学互连大大缩短，从而减小了RC时间常数以及电学损耗对信号传输的影响，功耗也得到了降低，因此单片集成可以实现高数据速率和功率效率，基本避免了EIC-PIC接口上不需要的电寄生元件，但由于EIC的性能本质上是由器件缩放决定的，而PIC则不是，因此EIC通常需要最先进的逻辑节点，而PIC则不需要，EIC和PIC之间的技术节点差异使得单片集成很难成为当前经济可行解决方案。从封装结构上来看，光引擎的异构果成根据封装技术进一步可分为2D、2.5D和3D封装，CPO便是ASIC芯片与光引掌进一步异构果成。整体来看，CPO技术将增加先进封装工艺需求，目前封装工艺仍是限制CPO技术发展的主要因素之一，其中先进封装技术是指一种采用先进的设计思路和先进的集成工艺技术，如硅通孔(TSV)、重布线(RDL)、倒装(Flip Chip)、凸点(Bumping)、引线键合(Wire bonding).等对芯片进行封装级重构，能有效提升功能密度的工艺技术。请务必参阅正文后面的信息拔露和法律声明13/56行业深度报告图12：CP0技术将增加先进封装工艺需求资料来源：欧祥鸭等《2.5D3D硅基光电子集成技术及应用》资料来源：IDTechEx官网(1)2 D PE CPO:2D封装是将光子集成电路PIC和集成电路EIC并排放置在基板或PCB上，通过引线或基板布线实现互连。2D封装的优，点是易于封装、灵活性高。电子集成电路和光子集成电路都可以使用不同的材料、不同的工艺单独制作。但由于热应力等因素，引线和芯片之间的连接点可能会移动或疲劳，导致封装故障，同时引线键合通常需要相对较高的孤高，以允许芯片和基板之间或芯片和芯片之间的循环连接，因此并不利于小型化设计。基于2DPE,PIC和EIC所在光学基板（可选）进一步与ASIC芯片通过使用μbump或C4bump并排集成在同一共封装基板上，将共封装基板使用BGA(球栅阵列)焊球连接到PCB上，其中共封装基板可替换为TSV Interposer或Organic-interposer并通过u bump连接，亦或于Interposer和PCB之间再增加了一个封装基板。图13：基于2D封装PE的CP02D heterogeneous integration PE2D heterogeneous integration ASIC+PEEICPICfiberOptical Substrate [Optional)PICμbumpOptical Substrate (Optional)Optical Substrate(Optional)μbump or C4bumpPCB资料来源：John H.Lau《Flip Chip,Hybrid Bonding,Fan-ln,and Fan-Out Technology》、开源证券斫究所通过中介层上的金属互连PIC和EIC,中介层与下方的封装基板或PCB板相连.2.5D集成封装尺寸介于2D集成和3D集成之间，尺寸大于3D集成封装，并且由于信号须通过两次凸点，信号性能会有所下降，2.5D封装具有更高的互连密度和更低的功耗。根据所用转接板的材料不同，基于2.5D封装技术可进一步可分为基于硅基Interposer的CPO、基于有机Interposer的CPO,基于玻璃Interposer的CPO和基于请务必参阅正文后面的信息拔露和法律声明14/56立开源证券行业深度报告嵌入式多芯片互连桥接(EMIB)的CPO。Interposer利用硅晶圆加工技术，可以制作更小线宽的互连线，布线密度高，可以实现光电芯片的高密度引脚互连，且由于与芯片材料相同，热膨胀系数失配小，能减小封装翘曲，提高可靠性：另一方面，硅基Interposer同样存在两个主要问题：(I)成本高，TV生产采用硅蚀刻工艺，硅硅通孔需要氧化绝缘层并维持薄晶圆：(2)电性能差，硅材料是半导体材料，在传输线传输信号时，信号与衬底材料有很强的电磁耦合效应，衬底内会发生涡流现象，导致信号完整性较差。由于硅在材料和制造方面面临着成本的挑战及封装面积的限制，局部硅桥的形式日渐增加，硅桥的异构集成中，ASIC、EIC和PIC之间使用μbump无凸点的Cu-Cu混合键合连接的硅桥连接，同时ASIC、EIC和PIC使用μbump或C4bump连接到共封装基板上。EMIB是英特尔的一种2.5D封装技术，通过在有机基板中嵌入薄硅桥和多层后道互连，实现局部物理互连，术可实现高密度多芯片封装(mcp)的异构集成，用于逻辑存储器和逻辑到电子收发器之间的连接，相比硅interposer的CPO,EMIB避免了TSV转接板导致的信号完整性问题，并且占用更小面积，既保证了FPGA与光电子芯片之间的高速、高密度通信，又有效减少了封装尺寸，有望实现成本和性能的平衡，具有正常的封装良率、不需要额外的工艺、设计简单等优，点。但EMB很难在每个进程之初就跟上先进技术的步伐，且EMB端器件之间可能存在差异，例如FPGA和HBM之间收发器的电气特性和制造工艺存在差异，从而导致两端发热不均匀等一系列问题。图14：硅基Interposer方秉提供精细的布线功能2.5D CPO with Si-interposer2.5D CPO with Si BridgePIC-ubump or C4 bumpsPCEPIC资料来源：John H.Lau《Flip Chip,Hybrid Bonding,Fan-ln,and Fan-Out Technology》、开源证券斫究所有机封装则利用有机基板作为基材，具有成本低、可弯曲等特点。有机材料具有低于硅的介电常数，有助于降低封装中的RC(阻容)延迟，是硅更具成本效益的替代品，但与硅基封装相比，其相同水平互连功能的减少限制了其在HPC应用中的采用。请务必参阅正文后面的信息拔露和法律声明15/56